주파수 체배기는, 본 개시의 예시적 실시예에 따라, 비반전 출력 노드와 연결된 드레인을 가지는 제1 트랜지스터, 제1 트랜지스터의 드레인 및 비반전 출력 노드와 연결된 드레인을 가지는 제2 트랜지스터, 반전 출력 노드와 연결된 드레인 및 제1 트랜지스터의 소스와 연결된 소스를 가지는 제3 트랜지스터, 제3 트랜지스터의 드레인 및 반전 출력 노드와 연결된 드레인 및 제2 트랜지스터의 소스와 연결된 소스를 가지는 제4 트랜지스터, 제1 트랜지스터의 게이트와 반전 입력 노드 사이에 연결된 제1 커패시터, 제2 트랜지스터의 게이트와 비반전 입력 노드 사이에 연결된 제2 커패시터, 제3 트랜지스터의 게이트와 반전 입력 노드 사이에 연결된 제3 커패시터 및 제4 트랜지스터의 게이트와 비반전 입력 노드 사이에 연결된 제4 커패시터를 포함할 수 있다.